%0 Journal Article %A 孙昊鑫 %A 洪钦智 %A 管武 %A 梁利平 %T 一种使用相位合成结构的多相位输出全数字DLL电路 %D 2022 %R 10.7523/j.ucas.2020.0010 %J 中国科学院大学学报 %P 283-288 %V 39 %N 2 %X 针对传统多相位DLL(delay locked loop, DLL)电路存在的大面积、高功耗、设计周期长、不便于移植到其他工艺等缺点,提出一种产生多时钟相位输出的全数字延迟锁相环(all-digital delay locked loop,ADDLL)电路。该电路在SMIC 55nm CMOS标准工艺下基于标准单元设计实现。使用相位合成模块产生多相位输出,可以通过级联更多相位合成模块产生更多输出相位。与传统多相位DLL电路相比,ADDLL电路面积更小、功耗更低,且采用标准单元设计,可以减少设计周期。后仿真测试结果表明,该DLL能够产生21个不同相位的输出信号,工作频率范围为860MHz~1.04GHz,面积为0.0017mm2,供电电压为1.2V时功耗为2.66mW,分辨率为13ps。 %U http://journal.ucas.ac.cn/CN/10.7523/j.ucas.2020.0010